CY7C1474V25-200BGI | サイプレス セミコンダクタ

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CY7C1474V25-200BGI
ステータス:製造中

データシート

(pdf, 767.28 KB)

CY7C1474V25-200BGI

アーキテクチャNoBL, Pipeline
車載用認定済みN
容量(KB)73728
Density (Mb)72
周波数(MHz)200
最大動作温度(°C)85
Max. Operating VCCQ (V)2.60
最大動作電圧(V)2.63
最小動作温度(°C)-40
Min. Operating VCCQ (V)2.40
最小動作電圧(V)2.38
組織(X x Y)1MB x 72
Part FamilyNoBL
Part FamilyNoBL
Tape & ReelN
温度分類産業機器

Pricing & Inventory Availability

1-9 unit Price* 10-24 unit Price* 25-99 unit Price* 100-249 unit Price* 250-999 unit Price* 1000+ unit Price*
$179.20 $156.80 $153.44 $150.08 $146.72 $143.36
Availability Quantity Ships In サイプレスより購入 Buy from Distributors
Out of Stock 0 Please click here to check lead times

Packaging/Ordering

パッケージ
No. of Pins
209
Package Dimensions
551 L x 1.8 H x 866 W (Mils)
Package Weight
1 160.20 (mgs)
Package Cross Section Drawing
Package Carrier
TRAY
Standard Pack Quantity
840
Minimum Order Quantity (MOQ)
84
Order Increment
84
Estimated Lead Time (days)
126
HTS Code
8542.32.0041
ECCN
(B.2.A.)
ECCN Suball
3A991.B.2.A

Quality and RoHS

Moisture Sensitivity Level (MSL)
3
Peak Reflow Temp. (°C)
鉛フリー
N
Lead/Ball Finish
Sn/Pb

Device Qualification Reports

FIT/MTBF, ESD (HBM/CDM) and Latch-up data available in the Device Qualification Report.

技術文書

アプリケーション ノート (3)

製品変更通知(PCN)(6)

2018年5月27日
72Mb Synchronous SRAM CY7C14xx Family Revision B now released to full production
2018年5月27日
Change of assembly materials for all FBGA packages built in Advance Semiconductor Engineering (ASE) -Taiwan.
2018年5月27日
72M Synchronous SRAM design change to fix ZZ pin erratum and enhance internal test modes
2017 年 10 月 31 日
Q2, 2012 - Q4, 2013 Horizon Report
2017 年 10 月 30 日
Q1, 2012 - Q2, 2013 Horizon Report
2017 年 10 月 24 日
Qualification of Copper Wire Bonds for Ball Grid Array (BGA) Products

Product Information Notice (PIN) (3)

2020 年 6 月 10 日
Manufacturing Label and Packing Configuration Standardization
2020年4月14日
Addendum to PIN195102 - Manufacturing Label and Packing Configuration Standardization
2017 年 11 月 06 日
Changes to Cypress Address Labels

VHDL (1)

2015 年 3 月 27 日

IBIS(2)

2010 年 11 月 22 日
2010 年 11 月 22 日

Verilog (1)

2008 年 11 月 13 日

BSDL (1)

2008 年 11 月 13 日